差分pvt/定时偏斜容差自校正电路

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差分pvt/定时偏斜容差自校正电路

时间:2019-11-26本站浏览次数:135

       

差分pvt/定时偏斜容差自校正电路

用于对由制造工艺、电压和温度(PVT)中的变动所导致的误差以及输入定时误差进行自校正的电路的系统和方法。在示例性实施例中,提供了用于改善互补逻辑电路(400)中的输出信号(410)质量的方法。用第一可变电源(Vss)来数字化启用或偏置(控制B、控制D)互补逻辑电路中的n型晶体管。用第二可变电源(Vdd)来数字化启用或偏置(控制A、控制C)互补逻辑电路中的p型晶体管,该第二可变电源提供与第一可变电源的电压不同的电压,以减轻在p型晶体管(435)和n型晶体管(440)之间的开关时间中的差异。

在步骤930,至控制晶体管的控制电压输入被改变以更改施加到η型晶体管的偏置电压。

尽管上述公开示出了本发明的解说性实施例,但是应当注意到,在其中可作出各种更换和改动而不会脱离如所附权利要求定义的本发明的范围。根据本文中所描述的本发明实施例的方法权利要求的功能、步骤和/或动作不必按任何特定次序来执行。此外,尽管本发明的要素可能是以单数来描述或主张权利的,但是复数也是已料想了的,除非显式地声明了限定于单数。

本文中所使用的术语仅用于描述特定实施例的目的,而并不旨在限定本发明的其他实施例。如本文所使用的,单数形式的“一”、“某”和“该”旨在也包括复数形式,除非上下文另有明确指示。将进一步理解,术语“包括”、“具有”、“包含”和/或“含有”在本文中使用时指定所陈述的特征、整数、步骤、操作、要素、和/或组件的存在,但并不排除一个或多个其他特征、整数、步骤、操作、要素、组件、和/或其群组的存在或添加。

本发明的各方面在以下针对本发明具体实施例的描述和有关附图中被公开。可以设计替换实施例而不会脱离本发明的范围。另外,本发明中众所周知的元素将不被详细描述或将被省去以免煙没本发明的相关细节。

根据惯例,附图中所解说的各个特征可能并非按比例绘制。相应地,出于清晰起见,各个特征的尺寸可能被任意放大或缩小。另外,出于清晰起见,附图中的一些可能被简化。因此,附图可能并未绘制给定装置(例如,设备)或方法的所有组件。最后,类似附图标记可用于贯穿说明书和附图标示类似特征。

在另一实施例中,提供了用于改善互补逻辑电路中的输出信号质量的方法。用第一可变电源来偏置互补逻辑电路中的η型晶体管。用第二可变电源来偏置互补逻辑电路中的P型晶体管,该第二可变电源提供与第一可变电源的电压不同的电压,以减轻P型晶体管和η型晶体管之间的开关时间中的差异。

差分PVT/定时偏斜容差自校正电路

图8描绘了常规互补逻辑电路300、互补逻辑电路400和互补逻辑电路500关于制造工艺、电压和容差中的变动的示例性输出波形的蒙特卡洛仿真800。波形805A-D和810A-D是常规互补逻辑电路300的仿真输出。波形805A-D的较宽的宽度解说了由于制造工艺中的局部变动导致的常规互补逻辑电路300的输出的宽泛变动。波形815A-D是互补逻辑电路400的仿真输出。波形820A-D是互补逻辑电路500的仿真输出。波形815A-D和820A-D相对于805A-D的较窄的宽度解说了制造工艺中的局部变动的减轻。

互补逻辑电路400不包括ESD保护或锁存保护电阻器345,而是替代地可依靠在顶部芯片级提供的ESD保护。因此,互补逻辑电路400可以实质上输出要么Vdd要么Vss。另一个效应是在无需ESD电阻器或锁存保护电阻器345的情况下,整个互补逻辑电路400可以按比例缩小,以便以匹配P型晶体管435和η型晶体管440的性能特性的方式减少所需的管芯面积。

尽管上述公开示出了本发明的解说性实施例,但是应当注意到,在其中可作出各种更换和改动而不会脱离如所附权利要求定义的本发明的范围。根据本文中所描述的本发明实施例的方法权利要求的功能、步骤和/或动作不必按任何特定次序来执行。此外,尽管本发明的要素可能是以单数来描述或主张权利的,但是复数也是已料想了的,除非显式地声明了限定于单数。

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